随着现代半导体工艺的不断发展, 几十纳米级的CMOS工艺给数字电路带来了很大的恩惠, 但对模拟电路却不一定有很大的恩惠, 因为模拟电路中的无源部分(电容, 电感等)没有随工艺成比例减小, 同时工艺发展使电源电压降低, 对模拟电路的设计其实增加的更大的难度. 比如放大器的输出饱和点下降, ADC的精度下降等问题. 这次我们来首先谈谈锁相环这部分随工艺发展产生的变化. 更深入的讨论, 准备下次再另外写一个博文来讨论.

  数字锁相环其实不是什么新东西, 很早以前就有人使用了, 在微米级工艺的时代, 模拟锁相环加上外置低通滤波器是最常见的结构. 但是到了纳米级, 它逐渐成为了一种趋势, 对设计锁相环的朋友来说, 不得不重新认识到它的重要性.

图1 模拟锁相环

图2 数字锁相环

图3 ADPLL框图

简单来说, 数字锁相环有以下优点

1.       面积小, 由于振荡器输入不再是模拟电压,而是数字控制单元, 使得LPF由模拟型被数字型代替, 集成在chip内十分节约面积.

2.       功耗小, ADPLL不再用到CP这个关键电路, 所以即使电源电压降低, 也不会产生原先CP非线性的问题.

3.       ADPLL的相位噪声可做的更好, 数字振荡器(DCO)的分解精度, 相位噪声和TDC(time to digital converter)的分解精度主要决定了PLL的相位噪声特性.

4.       抗PVT性能更好, 采用一些数字校正技术, 使PLL的整体性能更坚固.

为什么会从模拟PLL发展到数字PLL呢? 其中最重要的原因可能就是用语振荡器的MOS varactor的C-V曲线不再像PN diode那样在有缓缓的C-V的曲线特性, 而是集中在较小的一段△V区间内, 电容从很小变大很大, 过陡的C-V曲线容易早车造成振荡器的频率不稳, 也就是相位噪声特性变差. 所以人们把MOS-varactor改造成像cap-tank那样多bit的tank, 其中LSB的电容变化现在的工艺可以做到数十aF, 也就是说对2-3GHz常用的VCO, 它的频率分解精度基本能做到几十KHz左右, 完全在应用的程度上了. 再加上数字的分数合成电路(如dilta-sigma modulator), 任意的频率输出都能实现, 振荡器的分解精度的问题可以解决.

ADPLL系统中还有一个重要的回路TDC, 如图4所示, 它的功能是通过一系列的延迟电路把输入的位相差(Ref和分频后的DCO)检测出来并数字化表示. 现在工艺, MOS clock速度越来越快, TDC分解精度可得益于此, 这是ADPLL的一个重要发展趋势.

图4 time to digital converter

图5 loop-filter可以改善由dilta-sigma modulator产生的spurous影响.

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