引言
SDH/SONET提出了一整套通信传送网的标准，伴随着通信产品应用的发展和深入，该标准已成为现代通信网的重要基础之一。在SDH/SONET对应的ITU-T协议中，包含了对数字通信网中两项重要指标——抖动和漂移性能的规定。也就是说，相关应用芯片的设计参数必须保证在相关标准数值的范围之内，否则认为设计结果是不可被接受的。
抖动和漂移

抖动（jitter）又称定时抖动，定义为数字信号在特定时刻相对于其理想时间位置的短时间的、非累积性的偏离。其度量的单位有绝对时间单位(s)和相对时间单位(UI)两种（工程应用一般选择后者）。相位抖动时间函数的最大值和最小值之间的差为相位抖动的峰-峰值Ap-p = Jmax - Jmin,一般常以一个比特周期作为Ap-p的相对单位，记为“UI”：例如频率为2.5GHz的比特流一个周期400ps对应1UI；而频率为622MHz的比特流一个周期1.6ns对应1UI。因此UI是一个抖动的相对度量单位。
漂移（wander）定义与抖对相似，但是其对于理想位置的偏离是长时间的。所谓长时间偏离是指变化频率低于10Hz相的变化。换句话说，两者以10Hz为划分标准（虽然严格区分二者是很困难的），抖动是相位噪声中高频成份，漂移则是相位噪声中的低频成份。
漂移（低频成份）产生的主要原因是使媒介质和设备中传输时延的变化，例如光纤白天受热变长，时延增加，相位滞后；夜间受冷变短，时延减少，相位超前。抖动（高频成份）产生的主要原因是内部噪声引起的过零点随机变化。例如锁相环路（PLL）输出的相位噪声，DCR（数字时钟恢复）引起的相位偏离，以及PCB板上插座引起的相位抖动，等等。因此，在芯片设计中，主要考虑有关的抖动性能指标。对于漂移性能就不在此赘述了。

几种抖动概念关系剖析

图2是一个较为简单的设计框图，用来说明上述几种不同抖动概念的关系。
图2中，PLL的输入时钟REF_CLK偏离正常位置的抖动称为输入抖动；当输入抖动为零的情况下，也就是理想输入的情况下，Ａ部分的PLL会产生一定的抖动，称此抖动为PLL自身产生的抖动；Ｂ部分的缓冲器的抖动主要由电源电压的不稳定性造成，称此抖动为累积抖动；部分Ｃ中输入抖动经高速宏单元后，产生的抖动称为传递抖动，此参数等于输入抖动与传输函数之积。所谓的输出抖动等于理想输入情况下产生的抖动，累积抖动与传输抖动之和。
相关抖动性能的ITU-T标准
1. 抖动容限

1.1 光侧的抖动容限
1.2 背板侧的噪声容限
2. 抖动的产生

对于光侧和背板侧，产生抖动性能具有同样的抖动标准，表3是该抖动参数的G.958标准。

3. 抖动传输容限

对于光侧和背板侧该标准是一样的，表4列出了相应的标准。

抖动性能在高速电路中的设计考虑
比较典型的通信芯片高速电路的框图如图7所示。图中，从光纤上接收到的数据经过光-电转换后，由线侧高速电路经过串-并转换输入至IP逻辑处理后，经背板侧高速电路并-串转换发送至通信设备的背板；另一种情况是数据从通信设备的背板送出，由背板侧高速电路经过串-并转换输入至IP逻辑处理后，经线侧高速电路并-串转换发送输出，电-光转换后由光纤输出串行数据。

总体来说，在图7所示的通信系统中，抖动的产生主要来自高速电路及其接口部分，并且，随着目前通信领域的数据流频率越来越高，集成电路设计中设法减少变得越来越困难，但由于减少线路系统产生的抖动，减少通信数据传输的误码率（BER），从而保证整个通信网络基本性能。一般地，减少线路系统抖动的基本对策有减少单个模块产生的抖动，控制抖动传递函数的形状以及改变抖动积累方式方法。
在高速电路的设计实践中，根据本人的经验，要注意以下几个方面以减少高速电路系统的抖动参数：
1. 由于背板侧与线侧的抖动性能要求不同，显然，线侧与背板侧接收模块中的DCR基本结构不能相同（线侧的CDR会比较复杂），这里面有设计复杂度和ITU-T抖动性能指标的折中考虑，在此暂不详细表述。
2. 如果数据通道较多，一般地，宜分别在线侧／背板侧的每个发送／接收部分中包含锁相环路PLL模块以减少抖动转移函数的数值（推荐！）。只有在数据通道较少且一定要在确信满足抖动指标的前提下，相关的模块才可以复用PLL输出的时钟。
3. 在高速电路的版图设计过程中，作为恒定电流源的BandGap到DCR／PLL线宜用地线保护以减少噪声输入，以减少传输抖动值；且DCR／PLL宜用保护环分别隔离以减少外界噪声干扰以减少累积抖动；不允许在DCR核上作连接布线以减少外界干扰等。
4. 如有需要，在DCR的设置两个悬空的电容端口，外接电容可以减小绑线的电感值，从而可以减少DCR核的传输抖动数值。
5.印刷板在互连时要用到的PCB插座，也会产生相应的抖动值。为了保证系统的抖动指标在ITU-T规定的范围之内，出数据之前，可以选取相应的连接插座模型以及设计目标芯片做一次系统总体抖动性能评估。